由于新冠疫情的原因，2020年的第66届IEDM转为线上举办，但是这并没有影响全球半导体行业的持续创新，当然今年的IEDM依然看点众多。以下是2020 IEDM Press kit今天刚刚披露的技术看点和重要主题会议，以下简单介绍一下本次会议中笔者认为较为有趣的几份技术更新。
40 kV Silicon Vacuum Transistor
文章编号5.2，“Demonstration of a ~40 kV SiVacuum Transistor as a Practical High Frequency and Power Device,” W. Chernet al, MIT/Harvard/Massachusetts General Hospital。
一个由MIT领导的团队带来的第一个工作在约40 kV且具有类似半导体足迹的Si真空晶体管。这样的高电压电平通常保留给SiC和GaN等宽带隙材料。概念验证装置由门控场发射阵列或FEA（即电子源），真空漂移区和金属阳极组成。电子通过隧道从门控场发射阵列发射到真空中，行进通过并在阳极收集。
真空度决定了传输特性和高压隔离度。以这项技术为基准，研究人员将提供真空晶体管的内在基准。他们说，这些设备的高临界电场和无限制的载流子速度可以导致紧凑的高性能真空设备在所有指标上均能胜过固态设备，从而使其适用于一系列大功率和高频应用，也可以用作下一代X射线源。
以下是附图概览
Stacked NMOS-on-PMOS Nanoribbons
文章编号20.6，“3-D Self-Aligned Stacked NMOS-on-PMOS Nanoribbon Transistors for Continued Moore’s Law Scaling,”C.-Y. Huang et al, Intel。
从平面MOSFET到FinFET，再到全方位栅极（GAA）或纳米带器件，新颖的晶体管体系结构在推动摩尔定律预测的性能方面发挥了关键作用。英特尔研究人员将描述这一发展的下一步：由多个自对准堆叠纳米带构建的NMOS-on-PMOS晶体管。该架构采用垂直堆叠的双源极/漏极外延工艺和双金属栅极制造工艺，能够构建不同导电类型的纳米带，以便可以对顶部和底部纳米带进行阈值电压调整。该方法结合了出色的电性（亚阈值摆幅<75 mV / dec）和DIBL（对于≥30nm的栅极，<30mV / V），并由于自对准堆叠而显着减小了单元尺寸。这些器件用于构建具有良好平衡电压传输特性的功能性CMOS反相器。
附图：
图1，晶体管从平面到3D堆叠CFET
图2（a）GAA NMOS 堆叠在GAA PMOS上的3D示意图（b）该工艺流程（c）是具有40nm栅极长度的该CFET的TEM图像（d）3个Si纳米片的GAA PMOS 上堆叠2个Si纳米片的GAA NMOS的TEM图像。
图3（a）是垂直堆叠双S / D EPI工艺的工艺流程（b）在底部三个纳米片上选择性生长的P-EPI（c）在顶部两个纳米带上选择性生长的N-EPI（d）TEM和EDS图像显示在堆叠的纳米带晶体管上选择性生长的N-EPI和P-EPI。
32x32 硅基TFT生物样品操纵平台
文章编号35.5 “Large-Area Manufacturable ActiveMatrix Digital Microfluidics Platform for High-Throughput Biosample Handling,”H. Ma et al, 由中科院苏州医学工程技术研究所主导的基于电润湿（Electrowetting）及面板技术进行生物样品的移动和排列，混合等。他们新开发的32x32的操作平台可以在33s内用生物液滴写出IEDM字样并且液滴的体积差异控制在1%以内。
操作过程演示动态图
附图：
当然作为半导体制造业最重要的会议，关于逻辑制程微缩，今年的IEDM上各家公司也都带来了他们的思考。
