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答题 | 不加端接电阻的快乐,你们绝对想象不到!

一博科技 2020-09-04 14:50 发文



上期话题

不加端接电阻的快乐,你们绝对想象不到!

(戳标题,即可查看上期文章回顾)


问答

大家有没有类似你们认为非常规的DDR设计经历呢?



谢谢各位网友的回答,下面是高速先生的观点:


1,首先很多网友问到是怎么做到的,其实大家可以回顾下这篇文章的一些PCB设计截图,大家能看到走T拓扑的话最关键的是等长,每一段并联的分支做到等长(当然在这个基础上能够尽量短就最好了)是很重要的,另外还需要依托芯片的能力,有足够多的驱动可以选择,我们选择一个适中的驱动,就能让颗粒接收的波形过冲减小,保证信号质量。这是fly-by拓扑在没有端接电阻的情况下做不到的,因为fly-by拓扑在前面颗粒处一定会有分支,而且带的颗粒越多,分支越长,如果没有端接,就没法避免后面分支对前面颗粒的反射,因此信号质量很难做好;


2,然后就是问大家有没有遇到类似的非常规设计了,高速先生在这里大概列举几种我们认为的非常规设计,首先是本例子的去掉端接的情况,还有像拖的颗粒很多的情况,例如9个颗粒及以上;还有是遇到双die的颗粒,也就是一个颗粒芯片封装在两个die,地址控制信号也是1拖2的情况;还有是在双面板或者4层板去完成DDR设计的情况,一般这种情况阻抗都不一定能控制到,也是非常规的设计。如果大家遇到这些自己把握不了的设计时,可以和我们沟通下哈,或许我们能给你们一些有用的建议哈。



(以下内容选自部分网友答题)

没有画过非常规设计的DDR板。1.记得以前面试一家电子厂,被问到用两层板画DDR2一拖二的问题。想到平时在T型等长、线宽线距、电源处理方面被“严格”训练,面露难色,回答没有画过,建议增加为四层板。领导说,简单的两层板都画不好,复杂的四层板你能行吗。2.后来DDR3画习惯了,冷不丁一个小插曲被高傲的眼睛给忽略了,把手坑到鼠标上移动几天,把屁股坑到椅子上几天不能移动。又一个1拖4的画图任务,赶紧开工,Flyby一个串一个,等长绕好。自查、同事互查没有问题,下发打样,坐等好结果。谁知等来的是调试失败的消息,和硬汉排查问题,才知道颗粒是DDR2,不能用Flyby走线。

@ 山水江南

评分:3分

一般有提供DEMO板或芯片手册时,我们按照DEMO板或是芯片手册的要求来做。但有时候可能由于各种理由也不是绝对执行,这就与你的应用场景有关,如某些芯片手册需要独立分割,这样设计风险小,准确性高。而实际应用肯定会有违反规则的情况,只要能满足它的抗干扰或辐射的情况,我们需要做一个权衡。这也算非常规操作,但不推荐。呵呵 

@ 杆

评分:3分

DDR4我们公司只用过瑞萨平台的,里面的阻抗都是非常规。单端不是50欧姆,差分这不是100欧姆。我们领导直接说,用demo的叠层,copy  demo的走线。出问题就找fae,让他们负责。

@ Ben

评分:3分

我们公司产品太多,很多平台要复用,所以我们的ddr模块走线都是统一的,不会因为叠层变化而变化。(领导说,保证好时序,其他问题不大)。这样设计更快更方便,通过odt来调整信号质量就行。领导说都是“正确的”,呵呵哒 

@ 欧阳

评分:3分

以前ddr3少于等于4片的都可以去掉vtt端接的,  走T。ddr4还是要仿真下的。

@  刘浩

评分:2分

端接采用上下拉电阻,电阻为阻抗的2倍,电阻中间正好为vtt,上下拉后正好为匹配阻抗,还省了电源,只是多了一倍的电阻,不知道功耗是否增加了  

@ fanyujie

评分:2分

控制器到颗粒之间的走线加粗,阻抗变小,颗粒之间的走线变细,同时颗粒之间的走线绕线变长 

@  Alan

评分:2分


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