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【专利情报】华为下注堆叠封装技术要在手机业务东山再起!

德高行知情郎 2022-05-11 16:53 发文

知情郎·专利情报|

牛公司·新专利·前沿技术

本期,专利情报栏目将解读华为的堆叠封装技术。

华为最近又上了热搜头条,这次是因为芯片堆叠技术专利公布。

近期,华为公布了3个芯片堆叠封装专利,向外界证明自己在手机市场仍有翻盘的希望!

市场热议纷纷,看来华为不甘手机业务这般寂寞下去,还想东山再起。

人家在没有台积电先进制程工艺芯片的支持下,要曲线救国,靠芯片堆叠技术,提升性能应对市场竞争。

这也符合之前在华为业绩发布会上的高层表态。

当时的轮值董事长郭平说,华为要采用面积换性能,用堆叠换性能的方式,来解决芯片问题,使不那么先进的芯片,也能够具有竞争力。

郭平认为,创新的芯片封装和小芯片互连技术,尤其是3D堆叠,成为华为提升其芯片性能,提升竞争力的一种方式。因此,该公司投资于专有的封装和互连方法(例如其获得专利的方法)是非常有意义的。

众所周知,在美国制裁下,华为手机业务尤其是中高端市场一落千丈,若再没有破局的抓手,就真的销声匿迹了。

这次,人家把宝押注在堆叠封装技术上。

01芯片堆叠封装是什么技术?

技术论坛已经疯传这个词汇了。

当然,这不是新技术,行业老生常谈的玩意儿。

技术大牛在论坛做过解释,行内公司其实都有用堆叠封装技术,发展多年,各自侧重点不同。

堆叠技术也可以叫做3D堆叠技术,是利用堆叠技术或通过互连和其他微加工技术在芯片或结构的Z轴方向上形成三维集成,信号连接以及晶圆级,芯片级和硅盖封装具有不同的功能,针对包装和可靠性技术的三维堆叠处理技术。

该技术用于微系统集成,是在片上系统(SOC)和多芯片模块(MCM)之后开发的先进的系统级封装制造技术。

在传统的SiP封装系统中,任何芯片堆栈都可以称为3D,因为在Z轴上功能和信号都有扩展,无论堆栈位于IC内部还是外部。

所有主要芯片开发商和制造商现在都拥有自己专有的芯片封装和互连方法。

目前,3D芯片技术的类别包括:基于芯片堆叠的3D技术,基于有源TSV的3D技术,基于无源TSV的3D技术,以及基于芯片制造的3D技术。

说的直白点,先进制程工艺进步需要大量时间,换个思路,让堆叠老版本芯片的套路让整体性能1+1>2,也可以接受。

通俗点讲,三个臭皮匠顶个诸葛亮,摩尔定律不管用,那就靠数量堆叠加凑活过日子。

02华为跟风苹果

很多人猜测,或许华为下重注的原因是先行者苹果如此操作。

前段时间苹果举行线上发布会时推出了号称“史上最强”的 Apple M1 ultra,就是一种采用堆叠思路设计的芯片。

硬件发烧友将官方公开的工艺流程都上传到论坛网站,大家可以自行看苹果芯片设计思路。

M1 ultra 将两枚 M1 Max 中隐藏的芯片间互连模块(die-to-die connector)通过技术手段整合在一起,苹果将其称之为“Ultra Fusion”架构,拥有 1 万多个信号点,互连带宽高达 2.5TB/s,而且延迟、功耗都非常低。

通过这种方式组合而成的 M1 Ultra,规格基本上是 M1 Max 的翻倍。

同样是采用了 5nm 制造工艺,但 M1 Ultra 的晶体管数量却高达 1140 亿个,统一内存最高达到 128GB,总带宽 800GB/s。

苹果搞这思路也是处于工艺压力问题,毕竟不可能天天都有制程工艺大跃进,但产品迭代性能优化不能停,否则如何做饥饿营销给用户营造产品日新月异有新鲜感。

所以只能从其他地方动脑筋。在芯片工艺制程发展之初,先进制程不仅能带来更强劲的性能,让芯片变得更小,同时也能让晶体管成本下降。

但从28nm以后,这个趋势被打破了,这也是为何许多对性能与功耗要求不高的芯片仍然采用28nm制程,因为这样具有最佳性价比。

那么不想增加成本用更先进的制程,又想拥有更强的性能,有没有方法实现呢?

就是采用芯片堆叠技术。比如英国的AI芯片公司Graphcore发布了一款IPU产品Bow,采用台积电7nm工艺生产,经过台积电研发的3D WoW硅晶圆堆叠技术封装后,性能提升了40%,功耗降低16%。

台积电的这项3D WoW硅晶圆堆叠技术,自2018年被提出,可以认为是类似于3D NAND闪存多层堆叠一样,将两层Die以镜像方式垂直堆叠起来,以更先进的封装技术提升芯片性能。

有了芯片堆叠技术,能够让厂商以成熟工艺来获得更高的性能,同时还能降低成本,毕竟成熟工艺良率更高,产能更大。

03华为三项堆叠封装专利

简单说下华为最近的3项相关专利。

在德高行全球专利数据库中 ,以华为、堆叠封装为关键词检索,得出华为旗下拥有相关专利:中国专利30件,包括发明公开19件、发明授权8件、实用新型3件,PCT专利24件。

从技术布局看,最早关于华为芯片堆叠技术的专利公开日在2012年,该专利为“芯片堆叠封装结构”(申请公布号:CN102693968A),主要设计芯片封装技术领域,实现芯片的高密度堆叠,提高芯片堆叠封装结构的散热效率。

知情郎翻阅了下这十余年来华为关于芯片堆叠技术的公开专利,紧扣芯片堆叠技术主题的专利不多,就这么几件。

早期华为也不关注芯片堆叠技术,也是近几年芯片断粮,倒逼公司加码相关研发。

比较经典的是4月5日公开的专利(一种芯片堆叠封装及终端设备),设计堆叠思路很简明扼要。

两块裸芯片不完全重叠,只有部分重叠,然后重叠的芯片部分相互连接,不重叠的芯片部分,再相互与走线结构连接,最终连接至一起,封装成一块芯片。

按照华为的说法,这样可以解决因采用硅通孔技术而导致的成本高的问题。

这个专利描述了对性能的提升,但对功耗控制、发热等问题,都没有说。

至于华为要走的技术路线。

电子发烧友论坛有个技术专家有个比较客观的观点:

堆叠技术有上限。

虽然说华为也可以通过类似方法让低制程芯片也焕发出新的生机,从而得到更高的性能表现。

比如7nm通过芯片堆叠技术可以拥有5nm芯片的性能表现,而14nm芯片则需要6颗叠在一起才能在晶体管上比得上一颗5nm芯片。这样一来,不仅是体积大增,同时由于线宽过小,会导致极间漏电流增大,逻辑错误增加,极间电容因为布线增多也会大幅增加,从而导致整体功耗增加数倍。而功耗的增加也导致发热情况非常严重,芯片堆叠多散热如何处理就是问题。

即便这些问题都能够解决,但更关键的问题是,即便通过芯片叠加,使晶体管数量能够比肩高制程芯片,但算力利用率显然不是简单的1+1=2,大部分情况下最多只能得到1.3左右,即便是苹果,其性能也是在1.8左右。这项技术想要真正走向成熟,还有不小的路程。

04哪些企业技术储备深厚?

以堆叠封装为关键词检索,国内专利申请排名如下:

不是三星就是台积电,还要老牌封装厂日月光。

意料之中,查阅了三星国内的专利,各种堆叠封装套路,看的知情郎这个外行眼花缭乱。

美国专利申请排名如下:

还是三星、台积电、镁光,区别不大,头部就这些企业来回倒腾。

下面分享下华为最新专利!

05芯片堆叠封装结构

专利摘要:

该专利为一种芯片堆叠封装结构(100)及其封装方法、电子设备(1),涉及电子技术领域,用于解决如何将多个副芯片堆叠单元(30)可靠的键合在同一主芯片堆叠单元(10)上的问题。

芯片堆叠封装结构(100),包括:主芯片堆叠单元(10),具有位于第一表面上的绝缘且间隔设置的多个主管脚(11);第一键合层(20),设置于第一表面上;第一键合层(20)包括绝缘且间隔设置的多个键合组件(21);多个键合组件(21)中的每个包括至少一个键合部(211),任意两个键合部(211)绝缘设置,且任意两个键合部(211)的横截面积相同;多个键合组件(21)分别与多个主管脚(11)键合;多个副芯片堆叠单元(30),设置于第一键合层(20)远离主芯片堆叠单元(10)一侧的表面;副芯片堆叠单元(30)具有绝缘且间隔设置的多个微凸点(31);多个微凸点(31)中的每个与多个键合组件(21)中的一个键合。

附图

背景技术与解决的现实问题

随着电子技术的发展,电子设备不断向小型化、集成化、超薄化的趋势发展,电子设备中的芯片堆叠封装结构也不得不向小型化发展。

为了使芯片堆叠封装结构小型化和集成化,堆叠封装(package on package,POP)将成为芯片堆叠封装结构的发展趋势。

堆叠封装,即同一芯片堆叠封装结构中,在主芯片堆叠单元上键合多个副芯片堆叠单元的结构。但主芯片堆叠单元与副芯片堆叠单元键合的可靠性,会直接影响芯片堆叠封装结构的性能,从而成为本领域技术人员研究的重点问题。

以主芯片堆叠单元上键合多个管脚间距差别较大的副芯片堆叠单元为例,例如、芯片堆叠封装结构中包括四个芯片堆叠单元,第一副芯片堆叠单元、第二副芯片堆叠单元和第三副芯片堆叠单元键合在主芯片堆叠单元上。第一副芯片堆叠单元的管脚间距小于lum,第二副芯片堆叠单元的管脚间距是 5um,第三副芯片堆叠单元的管脚间距是 40μm。

由于不同管脚间距的芯片对工艺的要求不同,采用的键合方法不同。管脚间距小的芯片需要采用集成度较高的键合方法,管脚间距大的芯片采用集成度较低的键合方法。因此,如何将多个副芯片堆叠单元可靠的键合在同一主芯片堆叠单元上,成为本领域技术人员需要解决的技术问题。

本申请实施例提供一种芯片堆叠封装结构及其封装方法、电子设备,用于解决如何将多个副芯片堆叠单元可靠的键合在同一主芯片堆叠单元上的问题。

06多芯片堆叠封装方法

专利摘要:

一种多芯片堆叠封装及制作方法,涉及芯片技术领域,能够解决多芯片的应力集中问题,能够以进行更多层芯片的堆叠。

该多芯片堆叠封装包括:沿第一方向堆叠设置的第一芯片(101)和第二芯片(102),其中所述第一芯片(101)内沿所述第一方向开设有第一导电通孔(31),所述第二芯片(102)内沿所述第一方向开设有第二导电通孔(32);设置于所述第一芯片(101)和所述第二芯片(102)之间的第一再布线层(21),且所述第一再布线层 (21)的两侧分别与所述第一芯片(101)的表面和所述第二芯片(102)的表面固定, 其中所述第一导电通孔(31)和所述第二导电通孔(32)通过所述第一再布线层(21)导通,所述第一导电通孔(31)和所述第二导电通孔(32)错开设置。所述多芯片堆叠封装及制作方法用于芯片的制造。

附图

背景技术以及解决的现实问题

随着电子通信行业的进步、5G(5Generation,第五代通讯技术)时代的来临,物联网(Internet of Things,IoT)及人工智能(Artificial Intelligence,AI)等科技产品蓬勃发展,人们对信息快速传输能力的要求不断提高,芯片架构也随着新市场一起发展。

一般的芯片的架构都是平面式的布局在电路板上,占用的面积大,需要的接口 多。相关技术中有一种高带宽存储器(High Bandwidth Memory,HBM)的技术可以将多个芯片堆叠封装起来。

其制成的多芯片堆叠封装可以满足多用户、高吞吐、低延迟、高密度的设备需求,先进的芯片架构在提升集成度的同时、能够使带宽不再受制于引脚的互连数量。在相关技术中的多芯片堆叠封装中,为了使多个芯片之间互连,需要在芯片内制作 TSV(Through Silicon Via,硅通孔),其原理是在硅晶圆上以蚀刻或激光方式钻孔,再以导电材料如铜、多晶硅、钨等物质填满,当多个芯片堆叠时,通过TSV的互连,使多个芯片之间实现互连。

但是,相关技术中的多芯片堆叠封装,在实际的应用过程中,TSV处的金属材料经过一段时间后会产生蠕变作用(固体受恒定的外力作用下,变形随时间而增加),多层之间的蠕变作用叠加,使垂直方向产生应力集中,导致出现分成开裂等缺陷。尤其是三层以及四层以上的芯片堆叠后受蠕变影响成倍增加。

本申请的实施例提供一种多芯片堆叠封装及制作方法,能够解决多芯片的应力集中问题,可以进行更多层芯片的堆叠。

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